Live-Webinare

Debugging, Verifikation und Testgenerierung mit Simulink Design Verifier

Datum:
21. Juni 2017
Zeit:
10:00

Übersicht

Funktionale Abhängigkeiten in Simulink visualisieren und extrahieren? Design Fehler auf Modell-Ebene finden und ausschließen? Testfälle generieren oder Einhaltung von Sicherheitseigenschaften von Komponenten formal beweisen?
Solche Methoden sind manuell entweder nur sehr aufwendig oder z.T. sogar praktisch nicht anwendbar. Für das Debugging, Testen und Verifizieren sind diese Methoden jedoch sehr hilfreiche und wichtige Funktionalitäten, die eine höhere Software-Qualität für Embedded Systems mit weniger Arbeitsaufwand ermöglichen.

    Sie erfahren in diesem Webinar, wie Sie formale Analyse- und Testgenerierungsmethoden mit Simulink Design Verifier gewinnbringend einsetzen können, um z.B.
  • alle funktional beeinflussenden Modellteile bzgl. eines (Ausgangs-)Blocks durch Model Slicing zu identifizieren und zu extrahieren,
  • sicher Laufzeitfehler wie Überläufe oder Division-durch-0 Fehler zu detektieren bzw. deren Anwesenheit auszuschließen,
  • Testfälle generieren – sowohl für strukturelle Coverage-Metriken als auch funktional
  • sowie die funktionale Einhaltung von Requirements bzgl. Simulink Komponenten durch Formale Verifikation zu überprüfen.

Highlights

  • Debugging und Model Slicing durch Abhängigkeits- und Auswirkungsanalyse
  • Laufzeitfehleranalyse und Design Error Detection durch abstrakte Interpretation
  • Automatische Testfallgenerierung und Formale Verifikation durch Model Checking

Über den/die Referenten

Als wissenschaftlicher Mitarbeiter im Bereich sicherheitskritischer Systeme bei OFFIS mehrere Jahre in der Forschung im Bereich formaler Verifikation tätig gewesen, arbeitet Dr. Marc Segelken seit 2008 bei MathWorks im Application Engineering im Themengebiet Verifikation und Validierung sicherheitskritischer Systeme, Formale Methoden und Standards.

Produkt-Fokus

  • Simulink Design Verifier
  • Simulink Verification and Validation
  • Simulink Test