Seminari

Workshop: Generazione automatica di codice HDL per ASIC/FPGA

Città:
Torino
Sede:
Sede MathWorks
Data:
24 Marzo 2017
Sessione 1:
09:00 – 12:30
Sessione 2:
13:30 – 17:00

Presentazione

In questo workshop si apprenderà come i software per la simulazione e la generazione automatica di codice HDL possono portare valore nella propria organizzazione, migliorando il flusso di lavoro per la creazione di dispositivi e sistemi basati su FPGA e ASIC.

Questo workshop, della durata di mezza giornata, vi permetterà di sperimentare in prima persona queste tecnologie attraverso esercizi eseguiti direttamente con gli strumenti messi a disposizione da MathWorks in aula.

Punti principali

  • Il Model-Based Design per la progettazione di ASIC/FPGA
  • La generazione automatica di codice HDL
  • La verifica e la validazione del codice HDL generato
  • Ottimizzazione e prestazioni

Chi dovrebbe partecipare

  • Progettisti di sistemi basati su FPGA o ASIC
  • Progettisti di algoritmi per sistemi FPGA o ASIC
  • Addetti al test e verifica dei sistemi

Informazioni sul relatore/sui relatori

Giuseppe Ridinò, Senior Application Engineer MathWorks, si occupa principalmente delle tematiche di processamento del segnale, sistemi di comunicazione, processamento di immagini, visione artificiale, robotica e generazione codice HDL.

Prima di entrare in MathWorks nel 2014, ha accumulato esperienze sull'applicazione di MATLAB® e Simulink® in vari settori industriali per la modellazione e simulazione di sistemi complessi.

Esperto di calcolo numerico, sviluppo software, e modellazione fisico-matematica, possiede una laurea in Ingegneria Elettronica del Politecnico di Torino.

Agenda

Sessione 1 Sessione 2 Titolo della Sessione
09:00 13:30 Registrazione
09:15 13:45 Introduzione al Model-Based Design
09:40 14:10 Generazione di codice HDL da MATLAB e da Simulink
  • Introduzione al HDL Coder e al flusso di lavoro per la generazione del codice HDL
  • Struttura del codice HDL generato e collegamenti con requisiti e modello
10:45 15:15 Coffee Break
11:00 15:30 Validazione e verifica del codice HDL generato
  • Integrazione del codice HDL in Simulink con co-simulatori per la verifica
  • Ottimizzazioni per area e risorse
  • Tecniche FPGA-in-the-Loop per la verifica su schede prototipali
12:30 17:00 Q&A